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內存知識詳解-CL設置
來源: 日期:2013-10-24 8:43:09 人氣:標簽:
內存負責向 CPU 提供運算所需的原始數據,而目前 CPU 運行速度超過內存數據傳輸速度很多。因此,很多情況下,CPU 都需要等待內存提供數據,這就是常說的“CPU 等待時間”。內存傳輸速度越慢,CPU 等待時間就會越長,系統整體性能受到的影響就越大。因此,快速的內存,是有效提升 CPU 效率和整機性能的關鍵之一。
在實際工作時,無論什么類型的內存,在數據被傳輸之前,傳送方必須花費一定時間去等待傳輸請求的響應,通俗點說,就是傳輸前,傳輸雙方必須要進行必要的通信,而這樣就會造成傳輸的一定延遲時間。CL 設置一定程度上反映出了該內存在 CPU 接到讀取內存數據的指令后,到正式開始讀取數據所需的等待時間。不難看出,同頻率的內存,CL 設置低的,更具有速度優勢。
上面只是給大家建立一個基本的 CL 概念。而實際上,內存延遲的基本因素,絕對不止這些。內存延遲時間,有個專門的術語叫“Latency”。要形象的了解延遲,我們不妨把內存當成一個存儲著數據的數組,或者一個 EXCEL 表格,要確定每個數據的位置,每個數據都是以行和列編排序號來標示,在確定了行、列序號之后,該數據就唯一了。內存工作時,在要讀取或寫入某數據,內存控制芯片會先把數據的列地址傳送過去,這個 RAS 信號(Row Address Strobe,行地址信號)就被激活,而在轉化到行數據前,需要經過幾個執行周期,然后接下來 CAS 信號(Column Address Strobe,列地址信號)被激活。在 RAS 信號和 CAS 信號之間的幾個執行周期,就是 RAS-to-CAS 延遲時間。在 CAS 信號被執行之后,同樣也需要幾個執行周期。此執行周期在使用標準 PC133 的 SDRAM 大約是 2―3 個周期;而 DDR RAM 則是 4―5 個周期。在 DDR 中,真正的 CAS 延遲時間則是 2―2.5 個執行周期。RAS-to-CAS 的時間,則視技術而定,大約是 5―7 個周期,這也是延遲的基本因素。
CL 設置較低的內存,具備更高的優勢,這可以從總的延遲時間來表現。內存總的延遲時間有一個計算公式,總延遲時間=系統時鐘周期×CL模式數+存取時間(tAC)。首先,來了解一下存取時間(tAC)的概念。tAC 是 Access Time from CLK 的縮寫,是指 大 CAS 延遲時的 大數輸入時鐘,是以納秒為單位的,與內存時鐘周期是完全不同的概念,雖然都是以納秒為單位。存取時間(tAC)代表著讀取、寫入的時間,而時鐘頻率則代表內存的速度。
舉個例子,來計算一下總延遲時間。比如,一條 DDR333 內存,其存取時間為 6ns,其內存時鐘周期為 6ns(DDR內存時鐘周期=1X2/內存頻率,DDR333 內存頻率為 333,則可計算出其時鐘周期為 6ns)。我們在主板的 BIOS 中,將其 CL 設置為 2.5,則總的延遲時間=6ns X2.5+6ns=21ns。而如果 CL 設置為 2,那么總的延遲時間=6ns X2+6ns=18ns,就減少了 3ns 的時間。
從總的延遲時間來看,CL 值的大小起到了很關鍵的作用。所以,對系統要求高和喜歡超頻的用戶,通常喜歡購買 CL 值較低的內存。目前,各內存顆粒廠商除了從提高內存時鐘頻率來提高 DDR 的性能之外,已經考慮通過更進一步的降低 CAS 延遲時間,來提高內存性能。不同類型內存的典型 CL 值并不相同。例如,目前典型 DDR 的 CL 值為 2.5 或者 2,而大部分 DDR2 533 的延遲參數都是 4 或者 5,少量高端 DDR2 的 CL 值可以達到 3。
不過,并不是說 CL 值越低性能就越好,因為其它的因素會影響這個數據。例如,新一代處理器的高速緩存較有效率,這表示處理器比較少地直接從內存讀取數據。再者,列的數據會比較常被存取,所以 RAS-to-CAS 的發生幾率也大,讀取的時間也會增多。 后,有時會發生同時讀取大量數據的情形,在這種情形下,相鄰的內存數據會一次被讀取出來,CAS 延遲時間只會發生一次。
選擇購買內存時, 好選擇同樣 CL 設置的內存。因為不同速度的內存,混插在系統內,系統會以較慢的速度來運行,也就是當 CL 2.5 和 CL 2 的內存同時插在主機內,系統會自動讓兩條內存都工作在 CL 2.5 狀態,造成資源浪費。
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