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用Verilog HDL描述的電路設計的Verilog HDL模型

★★★★★【文章導讀】：用Verilog HDL描述的電路設計的Verilog HDL模型具體內容是：系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。算法級（algorithm）：用高級語言結構實現設計算法的模型。RTL級（RegisterTransferLevel）：描述數據在寄存器之間流動和如何處理這些數據的...

來源：日期：2013-11-3 17:29:11 人氣：0標簽：

系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。
算法級（algorithm）：用高級語言結構實現設計算法的模型。
RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。
門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。
開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。

一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。

Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能。

可描述順序執行或并行執行的程序結構。
用延遲表達式或事件表達式來明確地控制過程的啟動時間。
通過命名的事件來觸發其他過程里的激活行為或停止行為。
提供了條件、if-else、case、循環程序結構。
提供了可帶參數且非零延續時間的任務（task）程序結構。
提供了可定義新的操作符的函數結構（function）。
提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。
Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能。
- 提供了完整的一套組合型原語（primitive）；
- 提供了雙向通路和電阻器件的原語；
- 可建立MOS器件的電荷分享和電荷衰減動態模型。

Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。

Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面將介紹Verilog HDL中的基本結構和語法。

Verilog HDL程序入門

首先來看幾個Verilog HDL程序，然后從中分析Verilog HDL程序的特性。

例1：加法器。

module adder （ count,sum,a,b,cin ）; //加法器模塊端口聲明

input ［2:0］ a,b; //端口說明

input cin;

output count;

output ［2:0］ sum;

assign {count,sum} = a + b + cin; //加法器算法實現

endmodule

這個例子通過連續賦值語句描述了一個名為adder的三位加法器可以根據兩個三比特數a、b和進位（cin）計算出和（sum）和進位（count）。從例子中可以看出整個Verilog HDL程序是嵌套在module和endmodule聲明語句里的。

例2：比較器。

module compare （ equal,a,b ）; //比較器模塊端口聲明

output equal; //輸出信號equal

input ［1:0］ a,b; //輸入信號a、b

assign equal=（a==b）？1：0; //如果a、b 兩個輸入信號相等,輸出為1,否則為0

endmodule

這個程序通過連續賦值語句描述了一個名為compare的比較器。對兩比特數a、b進行比較，如a與b相等，則輸出equal為高電平，否則為低電平。在這個程序中，“/*........*/”和“//.........”表示注釋部分，注釋只是為了方便程序員理解程序，對編譯是不起作用的。

例3：使用原語的三態驅動器。

module trist2（out,in,enable）; //三態啟動器模塊端口聲明

output out; //端口說明

input in, enable;

bufif1 mybuf（out,in,enable）; //實例化宏模塊bufif1

endmodule

這個例子描述了一個名為trist2的三態驅動器。程序通過調用一個在Verilog語言庫中現存的三態驅動器實例元件bufif1來實現其功能。

例4：自行設計的三態驅動器。

module trist1（out,in,enable）; //三態啟動器模塊端口聲明

output out; //端口說明

input in, enable;

mytri tri_inst（out,in,enable）;//實例化由mytri模塊定義的實例元件tri_inst

endmodule

module mytri（out,in,enable）; //三態啟動器模塊端口聲明

output out; //端口說明

input in, enable;

assign out = enable? in : 'bz; //三態啟動器算法描述

endmodule

這個例子通過另一種方法描述了一個三態門。在這個例子中存在著兩個模塊。模塊trist1調用由模塊mytri定義的實例元件tri_inst。模塊trist1是頂層模塊。模塊mytri則被稱為子模塊。

通過上面的例子可以看到。

Verilog HDL程序是由模塊構成的。每個模塊的內容都是嵌在module和endmodule兩個語句之間。每個模塊實現特定的功能。模塊是可以進行層次嵌套的。正因為如此,才可以將大型的數字電路設計分割成不同的小模塊來實現特定的功能, 后通過頂層模塊調用子模塊來實現整體功能。
每個模塊要進行端口定義,并說明輸入輸出口,然后對模塊的功能進行行為邏輯描述。
Verilog HDL程序的書寫格式自由,一行可以寫幾個語句,一個語句也可以分寫多行。
除了endmodule語句外,每個語句和數據定義的后必須有分號。
可以用“/*.....*/”和“//.......”對Verilog HDL程序的任何部分作注釋。一個好的、有使用價值的源程序都應當加上必要的注釋,以增強程序的可讀性和可維護性。