2.Verilog HDL的歷史

    Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby首創的。Phil Moorby后來成為Verilog-XL的主要設計者和Cadence公司(Cadence Design System)的第一個合伙人。

    在1984年～1985年，Moorby設計出了第一個關于Verilog-XL的仿真器，1986年，他對Verilog HDL的發展又做出了另一個巨大貢獻：即提出了用于快速門級仿真的XL算法。

    隨著Verilog-XL算法的成功，Verilog HDL語言得到迅速發展。1989年，Cadence公司收購了GDA公司，Verilog HDL語言成為Cadence公司的私有財產。1990年，Cadence公司決定公開Verilog HDL語言，于是成立了OVI(Open Verilog International)組織來負責Verilog HDL語言的發展。

    3.Verilog HDL的進展

    基于Verilog HDL的優越性，IEEE于1995年制定了Verilog HDL的IEEE標準，即Verilog HDL1364-1995。其后，又在2001年發布了Verilog HDL1364-2001標準。

    據有關文獻報道，目前在美國使用Verilog HDL進行設計的工程師大約有60000人，全美國有200多所大學教授用Verilog硬件描述語言的設計方法。在我國臺灣地區幾乎所有著名大學的電子和計算機工程系都講授Verilog有關的課程。

    VHDL和Verilog HDL語言對比

    Verilog HDL和VHDL都是用于邏輯設計的硬件描述語言，并且都已成為IEEE標準。VHDL是在1987年成為IEEE標準，Verilog HDL則在1995年才正式成為IEEE標準。

    之所以VHDL比Verilog HDL早成為IEEE標準，這是因為VHDL是美國軍方組織開發的，而Verilog HDL 則是從一個普通的民間公司的私有財產轉化而來。

    VHDL其英文全名為VHSIC Hardware Description Language，而VHSIC則是Very High Speed Integrated Circuit的縮寫，意為甚高速集成電路，故VHDL其準確的中文譯名為甚高速集成電路的硬件描述語言。

    1.共同點

    Verilog HDL和VHDL作為描述硬件電路設計的語言，其共同的特點在于。

    能形式化地抽象表示電路的結構和行為。

    支持邏輯設計中層次與領域的描述。

    可借用高級語言的精巧結構來簡化電路的描述。

    具有電路仿真與驗證機制以保證設計的正確性。

    支持電路描述由高層到低層的綜合轉換。

    硬件描述與實現工藝無關(有關工藝參數可通過語言提供的屬性包括進去)。

    便于文檔管理，易于理解和設計重用。

    2.不同點

    但是Verilog HDL和VHDL又各有其自己的特點。

    由于Verilog HDL早在1983年就已推出，因而Verilog HDL擁有更廣泛的設計群體，成熟的資源也遠比VHDL豐富。

    與VHDL相比，Verilog HDL的 大優點是：它是一種非常容易掌握的硬件描述語言，只要有C語言的編程基礎，通過二十學時的學習，再加上一段時間的實際操作，可在二～三個月內掌握這種設計技術。

    而掌握VHDL設計技術就比較困難。這是因為VHDL不很直觀，需要有Ada編程基礎。

    目前版本的Verilog HDL和VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。一般認為Verilog HDL在系統級抽象方面比VHDL略差一些，而在門級開關電路描述方面比VHDL強得多。

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